设计了一种用于高速SerDes接收机的模拟前端电路,针对不同信道损耗,采用Gm-TIA架构实现了连续可调的连续时间线性均衡器(CTLE)和可变增益放大器(VGA)。CTLE在奈奎斯特频率处提供2.2~12.5 dB可调峰值增益,VGA增益范围为-8~3.5 dB,可灵活适配多种信道特性。电路通过互补跨导结构实现电流复用,提升跨导与能效;利用T型电感与ESD、PAD等寄生参数协同设计,实现宽带阻抗匹配;采用电感峰化与可调MOS电阻以拓展带宽、实现增益连续调节。基于65 nm CMOS工艺完成设计,后仿线 GHz奈奎斯特频率处可实现1.1~11.5 dB峰值增益,支持100 Gb/s PAM4信号传输,在1.2 V电源电压下功耗为12.83 mW。
随着数据中心互联与芯片间通信对带宽需求的爆炸式增长,高速串行器解串器(SerDes)技术已成为现代芯片接口的核心。其中,接收机模拟前端的设计直接决定了系统对信道损耗的补偿能力与信号完整性。
来自中山大学的刘书涛和邵磊参加集创赛后,将参赛成果转化为论文《》并发表在《集成电路与嵌入式系统》2026年第2期,提出了一种基于跨导-跨阻放大器(Gm-TIA) 架构的100Gb/s SerDes接收前端电路。该设计在65nm CMOS工艺下,通过创新的电路拓扑与协同优化,实现了可灵活适配不同信道的高性能均衡与增益调节。
高速信号经过背板或电缆等物理信道传输后,高频分量会严重衰减,导致信号失真、眼图闭合。接收机前端必须通过连续时间线性均衡器(CTLE) 补偿高频损耗,并利用可变增益放大器(VGA) 将信号幅度调整至后续模数转换器的合适范围。传统CTLE与VGA设计常面临线性度有限、增益调节灵活性差、带宽与功耗难以兼顾等挑战。尤其是在向100Gb/s(采用PAM4调制)乃至更高速率迈进时,对前端电路的带宽、线性度和可调性提出了更为苛刻的要求。
本研究采用 Gm-TIA级联架构 作为CTLE与VGA的核心。该架构中,Gm级将输入电压信号转换为电流,TIA级再将电流转换回电压。其优势在于输入阻抗低,有利于减少信号反射、拓展带宽,并便于独立配置零极点以实现精准的频率响应整形。
系统整体架构包含输入宽带匹配网络、CTLE和VGA。主要创新点体现在以下几个层面:
为抵消ESD与焊盘引入的寄生电容,并实现0-25GHz频段内良好的差分100Ω匹配,设计采用了T型耦合电感替代两个分立电感。该结构不仅节省了约一半的芯片面积,经电磁(EM)仿真优化后,在目标频段内输入反射系数S11小于-16dB,有效保证了信号完整性。
CTLE的Gm级采用NMOPG电子官方平台入口S与PMOS互补输入对管,实现了电流复用,在相同功耗下获得了更高的跨导和更大的输入线性范围。通过协同调节源简并支路中的MOS可变电阻与MOS可变电容,可在奈奎斯特频率(25GHz)处实现2.2至12.5 dB的连续可调峰值增益,且峰值频率基本稳定,能灵活补偿不同程度的信道损耗。
VGA同样基于Gm-TIA架构。其核心创新是在TIA级的反馈电阻上串联峰化电感以扩展带宽,同时并联MOS可变电阻以实现连续增益调节。此结构巧妙之处在于:高增益模式下,电感起主导作用,有效拓展带宽;低增益模式下,小阻值可变电阻成为主导,在提供衰减的同时阻尼了电感的谐振峰,确保了全增益范围内频率响应的平坦与稳定,增益调节范围达 -8至3.5 dB。
电路采用RF工艺器件进行设计,并充分考虑高频布局布线规则。所有关键电感(输入匹配、CTLE峰化、VGA峰化)均采用顶层金属三绕圈结构进行定制化设计与EM仿线GHz工作频点处的电感值与Q值,确保了后仿真与原理图设计的一致PG电子官方平台入口性。
在插入损耗为10dB @25GHz的信道条件下,前端电路能有效进行均衡,系统频响在奈奎斯特点处提供约10dB增益。
输入100Gb/s PAM4伪随机信号时,输出眼图清晰张开,验证了系统处理极限速率数据的能力。
在1.2V电源电压下,整体功耗仅为12.83 mW,展现出了优异的能效。
本论文设计并验证了一款面向100Gb/s PAM4应用的高性能SerDes接收前端电路。通过采用Gm-TIA统一架构,结合互补跨导、T型匹配电感、电感峰化与连续可调电阻等关键技术,在65nm CMOS工艺上实现了高带宽、高线性度、宽范围连续可调的均衡与增益功能,且功耗优势明显。
该工作为下一代高速串行接口的模拟前端设计提供了有价值的电路实现方案,其灵活的调谐能力与高效的架构对于应对复杂多变的高速互连信道环境具有重要意义,展现了在成熟工艺节点上实现极高数据率传输的潜力。